色尼姑成人 Chiplet时期，散热问题何解
（原标题：Chiplet时期色尼姑成人，散热问题何解）
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自动缓解热问题成为异构假想中的首要任务。
3D-IC 和异构芯片将需要对物理布局用具进行环节改换，其中芯片的摈弃和信号的布线会对举座系统性能和可靠性产生环节影响。
EDA 供应商相称明晰这些问题，并正在致力于于于管理决议。3D-IC 面对的首要挑战是散热。逻辑往往会产生最多的热量，而将逻辑芯片堆叠在其他逻辑芯片之上需要一种口头来散热。在平面 SoC 中，这往往通过散热器或基板来处理。但在3D-IC中，需要减薄基板以尽量缩小信号必须传输的距离，这会指责基板的传热本事。此外，热量可能会淹留在芯片之间，因此散热器不再是一种遴荐。管理这个问题的口头是仔细设置不同的层，以便热量分布到通盘芯片上，或落幕在可以有用去除热量的区域，何况这需要内置到自动化用具中。
Alphawave Semi首席时期官 Tony Chan Carusone 默示：“向芯片假想范式的过渡将影响当代布局布线假想经过，需要优化芯片之间的逻辑分区。这意味着基于芯片的系统的布局布线假想经过必须计议多芯片集成、异构时期的后劲，并管理高密度芯片间互连的复杂性。这将需要了解不同制造和封装时期提供的可能性和落幕。”
经过数十年对于堆叠芯片的讨论和 PowerPoint 演示，芯片行业还是莫得其他遴荐了。芯片制造商还是在假想逻辑上逻辑和内存上逻辑，跟着平面缩放资本的无间加多，依赖某种先进封装和芯片的系统假想是提升性能的最好遴荐，尤其是对于东谈主工智能和其他高性能规划期骗而言。
事实上，Yole 预测，从 2025 年运行，大无数劳动器芯片将使用小芯片构建，跳动 50% 的批量客户端 PC 将使用小芯片。这些数字加多了对适期骗具和使命经过的需求的缺点性。
布局霸术、布局、时钟和布线是布局布线经过的四个主要阶段。布局霸术探索发生在经过的早期，假想师将大型功能模块摈弃在芯片的不同区域，治服链接性以及应该将哪个模块放在哪个模块傍边。在此阶段，模块具有将通盘芯片区域别离为粗分区的范围。然后将步调单位当作界说的模块摈弃在每个范围内。这些是驯顺代工场假想审查手册中轨则的微型库单位。然后，它们凭证土产货贯勾搭过互连互相布线。从总体上看，布局霸术法子包含顶层链接的概括视图。
Cadence产物管理组总监 Vinay Patwardhan 默示：“在本体布局中，你本体上是在对悉数步调单位和宏进行小心布局。布线是链接它们的下一步。在每个阶段，假想中的信息齐会越来越多。”
对于材料的基本决定，举例是否使用铜或光互连，是在早期探索阶段或系统假想阶段，以至在平面霸术之前就已签署。
固然走子仍按传统礼貌进行，但游戏已从经典象棋滚动为三维象棋。“现在糊口变得有点复杂了，”Synopsys 3D-IC 产物管理高档总监 Kenneth Larsen 默示。 “当咱们指摘 2.5/3D 以及向多芯片假想的过渡时，其中各个芯片相互相称接近，这带来了许多新挑战。当咱们构建具有多个硅芯片的系统时，它们会相称直快地链接在一谈。它们可能堆叠在一谈，何况会互相影响。其中一个宥恕点是向系统供电。另一个问题是散热问题，因为芯片相互相称接近。散热正在成为一阶效应，而您将各个部件放入布局霸术中的位置可能会影响假想中的热量或温度逸出。”
现在，悉数这些齐发生在三维空间中，假想中必须计议到每个维度。Patwardhan 说：“现在，您不仅要计议平面查验，还要计议摈弃物体与顶层和底层之间的互相作用，而不是只计议平面查验，而要计议摈弃的物体若何与顶层和底层互相作用。在 3D-IC 堆叠芯片假想中，基层好多时候位于高档封装的顶部，它与傍边的 HBM 或其他存储元件通讯，也与位于其顶部的物体通讯。您需要在 z 维度上不雅察来自顶部芯片的耦合效应，不雅察加多的电阻率，还要不雅察存在同步时钟的跨芯片的时序旅途。两个芯片之间的直快通讯必须在摈弃经过的早期进行建模，在霸术芯片间链接经逾期亦然如斯。”
这里还有另一个环节方面需要计议。“由于这些齐是堆叠的金属链接，因此由于金属层之间的高导电性色尼姑成人，会产生烟囱效应，因此在高功率密度区域可能会出现相称高的散热量，”Patwardhan 说。“您可能得志了时序或功率条目，但您可能莫得将热当作一级效应试虑在内，现在您必须这么作念了。”
热效应
东谈主们越来越意志到热效应（尤其是 3D 结构中的热串扰）的环节性，这影响了假想团队在此过程中的使命神色，冲突了专科之间的壁垒。“热问题一直是一个问题，”Larsen 说。“往日，你把它丢给各人，他会转头说，‘咱们有一个热问题，你需要落幕芯片。’但现在，se1234咱们在假想过程中更早地引入了这些多物理效应的模拟，比 10 年前更早。”
西门子 EDA研发总监 Kai-Yuan (Kevin) Chao对此默示赞同。“物理假想中的热霸术至关环节，因为大无数高性能 CPU 齐具有加速和功率节流功能，以管理硬限晶体管结温，从而确保芯片可靠性。简而言之，使用平面图进行最坏情况下的功率瓦特热模拟的固定景色，其好奇好奇不如在多个细分市麇集模拟指标期骗使命负载的好奇好奇，这些使命负载在不同内核和内存上运行，在该产物的冷却使用下以各式组合运行。”
减少热传感器之间的节流裕度对于测量最关节使命负载引起的热门相称环节。这决定了不同处理元件之间的距离，以及/或者若何别离和优先处理各式操作。
Chao 指出：“由于电压/频率高下限的抓续时间会影响性能和规划婉曲量，因此还需要瞬态热功率陡坡建模和里面模拟调遣温度敏锐参数（如浮现）。” “集成稳压器电感器和用于封装假想和冷却假想系统的走线也需要来自芯片假想的早期功率和热图，以谐和拼装和产物发布。因此，从 RTL 前架构阶段到最终的流片前布局阶段，物理平面图（包括 I/O）和一致的功率瓦特拘谨也很环节。”
图 1：布局霸术与热管理的互相作用。
开首：Synopsys
以至在假想师深刻研究复杂的多物理场之前，布局霸术就可以教唆那处可能存在热问题。Arteris 产物管理和营销副总裁 Andy Nightingale 默示：“一朝咱们在屏幕上看到布局视图并运行进行 NoC 假想，咱们就可以看到那处存在拥塞点。这些高密度链接可以被视为假想中的热门。”
悉数这些齐突显了为什么 EDA 公司饱读舞用户向左出动。Patwardhan 说：“要是你在进行信号完好性感知布线，你必须在经过早期进行建模。你的模子有多好将决定你在假想阶段收尾时的准确性有多好。咱们必须在经过的早期阶段进行一些出奇的签核查验或热分析查验，以及信号和电源完好性分析。因此，要是咱们指摘的是单位级别的多芯片布局，不管它们是 2.5D 设置，照旧堆叠芯片设置，许多系统级签核查验齐必须在本质经过的早期进行建模。
咱们必须思出新的概括口头，一些新的口头让布局环境处理多个对象，一次优化更多参数，并作念得弥散好，以便在有工程变更单 (ECO) 时不消再行大开每个假想。从运行时间的角度或假想口头的角度来看，过早地将悉数东西齐纳入进来并空虚际，但咱们可以在早期作念弥散多的使命，以确保减少第一次通事后的迭代。”
瞻望 AI 改日
公共一致觉得 EDA 还是是 AI 的一种，因为它一直是东谈主类假想师基于算法的扶植用具。不外，用具仍在无间发展。EDA 供应商现在正在计议推广，举例为用具提供生成式 AI 副驾驶，以及更多地整合多物理模拟，同期开辟挑升用于处理多芯片和多维结构的假想引擎。
但愿东谈主工智能能将预测智能带入传统的布局布线。“咱们还是擅长将先进算法集成到 NoC 假想中，以罢了各式优化，”Nightingale 说谈。“下一步发展是基于历史数据（以至可能是及时辰析）预测和优化平面霸术和布局布线效果。咱们与生态系统互助伙伴之间也需要进行跨鸿沟的密切互助，以尽更多勤快使假想保抓在给定的看守范围内。”
学术界也在提供匡助。麻省理工学院刚刚布告了一种新的基于东谈主工智能的口头，称为假造节点图神经收集 (VGNN)，使用假造节点来默示声子，以加速对材料热性能的预测。该论文的作家宣称，仅在个东谈主规划机上运行 VGNN 就能在几秒钟内规划出几千种材料的声子色散经营。
论断
现时的芯片、系统和封装假想东谈主员面对着更多的时期千般性和系统协同优化条目。“基板更大、更复杂，包括中介层和埋入基板的硅桥，它们需要 EDA 路由器处理不同脉络材料之间快速增长的知晓链接，并罗致特定的假想轨则和高速电气和热机械看守来提升坐褥率，”西门子的 Chao 默示。“此外，特殊的布线条目需要 EDA 革命，举例基板电容器和光学元件。
细间距夹杂键合使单时钟周期互连或者在垂直跨芯片 3D 霸术中进行单位级时序和 I/O 布局。尽管如斯，加多封装中芯片中的晶体管需要更高效的电力传输和散热。举例，台积电在其改日的 HPC/AI 3D-IC 设置中添加了 IVR。包括液体冷却在内的集成散热器管理决议在 NVIDIA 的新产物中获得了共同优化。”
功率和散热是日益严峻的挑战。“除了为得志 2nm 以下热假想需求而引入的后头供电收集外，要是产物假想中包含集成封装/系统液体冷却，热感知布局和布局霸术条目（举例多芯片模块微通谈冷却协同假想）可能会再行出现，”Chao 陆续说谈。“在由多个利益经营者共同开辟的过程中，多物理感知的早期物理假想将相称成心，因为在考证后的后期芯片拼装阶段确立不行行的假定可能会相称立志。”
在优化 3D-IC 假想经过之前，还有很长的路要走。“咱们现在才刚刚运行这段旅程，”Cadence 的 Patwardhan 说谈。“咱们开辟了一些很是可以的算法，可以同期进行 3D 布局、3D 平面霸术、热感知 3D 平面霸术和布局。然则现在假想界和 EDA 界的每个东谈主齐相称保守，为堆叠芯片假想留出了出奇的余步，因为咱们正处于经过开辟和早期测试芯片的阶段。在很短的时间内，咱们将或者从咱们的学习中产生优化的经过，就像咱们在 finFET 和 GAA 型晶体管时期快速发展雷同。现在，堆叠芯片仅仅加多了一个维度的出奇挑战。咱们很快就能为复杂的 3D-IC 假想快速刻毒优化且彻底自动化的 3D 布局和布线经过，这仅仅时间问题。”
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